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Verilog手册

教程说明:

Verilog 继承了 C 语言的多种操作符和结构,与另一种硬件描述语言 VHDL 相比,语法不是很严格,代码更加简洁,更容易上手。

Verilog 不仅定义了语法,还对语法结构都定义了清晰的仿真语义。因此,Verilog 编写的数字模型就能够使用 Verilog 仿真器进行验证。


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目录
Verilog 教程
Verilog 简介
Verilog 环境搭建
Verilog 设计方法
Verilog 基础语法
Verilog 数值表示
Verilog 数据类型
Verilog 表达式
Verilog 编译指令
Verilog 连续赋值
Verilog 时延
Verilog 过程结构
Verilog 过程赋值
Verilog 时序控制
Verilog 语句块
Verilog 条件语句
Verilog 多路分支语句
Verilog 循环语句
Verilog 过程连续赋值
Verilog 模块与端口
Verilog 模块例化
Verilog 带参数例化
Verilog 函数
Verilog 任务
Verilog 状态机
Verilog 竞争与冒险
Verilog 避免Latch
Verilog 仿真激励
Verilog 流水线
Verilog 除法器设计
Verilog 并行FIR滤波器设计
Verilog 串行FIR滤波器设计
Verilog CIC滤波器设计
Verilog FFT设计
Verilog DDS设计
Verilog 数值转换
Verilog 高级篇

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